Processeur RISC double coeur avec matériel configurable à l'aide de VERILOG

Cet ouvrage propose la conception et l'architecture d'un processeur double coeur en pipeline à évolutivité dynamique. La méthodologie de conception repose sur la fusion des coeurs de deux processeurs, où deux coeurs indépendants peuvent se transformer dynamiquement en une unité de traitement plus grande, ou être utilisés comme éléments de traitement distincts pour atteindre des performances séquentielles et parallèles élevées. Le processeur offre deux modes d'exécution. Le mode 1 est un mode multiprogrammation pour l'exécution de flux d'instructions de faible largeur de données, c'est-à-dire que chaque coeur peut effectuer des opérations 16 bits individuellement. Les performances sont améliorées dans ce mode grâce à l'exécution parallèle des instructions dans les deux coeurs, au détriment de l'espace. Dans le mode 2, les deux coeurs de traitement sont couplés et se comportent comme une seule unité de traitement à largeur de données élevée, c'est-à-dire qu'ils peuvent effectuer des opérations 32 bits. Une communication supplémentaire entre les coeurs est nécessaire pour mettre en oeuvre ce mode. Le mode peut changer de manière dynamique ; ce processeur peut donc offrir plusieurs fonctions avec une conception unique. La conception et la vérification du processeur ont été réalisées avec succès à l'aide de Verilog sur la plateforme Xilinx 14.1. Le processeur a été vérifié à la fois en simulation et en synthèse à l'aide de programmes de test.

Cet ouvrage propose la conception et l'architecture d'un processeur double coeur en pipeline à évolutivité dynamique. La méthodologie de conception repose sur la fusion des coeurs de deux processeurs, où deux coeurs indépendants peuvent se transformer dynamiquement en une unité de traitement plus grande, ou être utilisés comme éléments de traitement distincts pour atteindre des performances séquentielles et parallèles élevées. Le processeur offre deux modes d'exécution. Le mode 1 est un mode multiprogrammation pour l'exécution de flux d'instructions de faible largeur de données, c'est-à-dire que chaque coeur peut effectuer des opérations 16 bits individuellement. Les performances sont améliorées dans ce mode grâce à l'exécution parallèle des instructions dans les deux coeurs, au détriment de l'espace. Dans le mode 2, les deux coeurs de traitement sont couplés et se comportent comme une seule unité de traitement à largeur de données élevée, c'est-à-dire qu'ils peuvent effectuer des opérations 32 bits. Une communication supplémentaire entre les coeurs est nécessaire pour mettre en oeuvre ce mode. Le mode peut changer de manière dynamique ; ce processeur peut donc offrir plusieurs fonctions avec une conception unique. La conception et la vérification du processeur ont été réalisées avec succès à l'aide de Verilog sur la plateforme Xilinx 14.1. Le processeur a été vérifié à la fois en simulation et en synthèse à l'aide de programmes de test.